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01.11
20:29:41
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2023-01-11 20:29:41
(下)【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|
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01.11
20:24:51
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(上)【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|
【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|
01.11
20:16:10
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[静态时序分析简明教程(八)]虚假路径
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01.11
20:11:56
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静态时序分析简明教程(七)]端口延迟
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01.11
20:06:24
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静态时序分析简明教程(六)]时钟组与其他时钟特性
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01.11
19:58:57
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2023-01-11 19:58:57
静态时序分析简明教程(五)]生成时钟的sdc约束方法
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01.11
19:53:04
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2023-01-11 19:53:04
静态时序分析简明教程(四)]时钟常规约束
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01.11
19:49:13
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【数字设计】芯动科技|芯原科技_2023届_笔试面试题目分享
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01.11
19:47:15
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【数字设计】博通集成_2023届_笔试面试题目分享
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01.11
19:45:34
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【数字设计】经纬恒润_2023届_笔试面试题目分享
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01.11
19:43:54
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【数字设计】哲库科技_2023届_笔试面试题目分享
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01.11
19:41:59
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[静态时序分析简明教程(三)]备战秋招,如何看懂一个陌生的timing report
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01.11
19:38:36
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[静态时序分析简明教程(二)] 基础知识:建立时间、保持时间、违例修复及时序分析路径
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01.11
19:33:38
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[静态时序分析简明教程(一)] 绪论
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01.11
19:29:17
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【数字IC手撕代码】Verilog轮询仲裁器|题目|原理|设计|仿真
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01.11
19:24:18
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【数字IC手撕代码】Verilog固定优先级仲裁器|题目|原理|设计|仿真
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01.11
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case语句还能这么用,它的综合结果你会了吗?【Verilog高级教程】
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01.11
19:14:39
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【数字IC】深入浅出理解AXI协议
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01.11
19:08:39
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【AXI】解读AXI协议的低功耗设计
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01.11
19:03:42
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【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
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01.11
18:59:19
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【数字IC手撕代码】Verilog无毛刺时钟切换电路|题目|原理|设计|仿真
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【AXI】解读AXI协议原子化访问
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01.11
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【AXI】解读AXI协议乱序机制
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01.11
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【AXI】解读AXI协议事务属性(Transaction Attributes)
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01.11
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【AXI】解读AXI协议中的burst突发传输机制
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01.11
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【AXI】解读AXI协议双向握手机制的原理
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01.11
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芯片人必会的task与function区别详解【Verilog高级教程】
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01.11
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【数字IC】深入浅出理解I2C协议
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01.11
17:25:32
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通俗易懂的带你解读inout双向端口【Verilog高级教程】
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01.11
17:05:23
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【数字IC】从零开始的Verilog SPI设计
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01.11
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【数字IC】深入浅出理解SPI协议
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01.11
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如何用命令行的形式进行仿真及do脚本的使用(仿真工具使用技巧)【Modesim/Questasim】
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01.11
16:35:57
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如何自动生成设计文件的状态机跳转图(仿真工具使用技巧)【Modesim/Questasim】
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01.11
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如何expanded time来观察信号到来的先后顺序?(仿真工具使用技巧)【Modesim/Questasim】
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01.11
15:55:18
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如何设置一个清爽的仿真窗口(仿真工具使用技巧)【Modesim/Questasim】
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01.11
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如何在仿真窗口查看信号频率?(仿真工具使用技巧)【Modesim/Questasim】
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01.11
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【数字IC】从零开始的Verilog UART设计
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01.11
15:23:20
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玩转parameter与localparameter,这篇文章就够了【Verilog高级教程】
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01.11
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【数字IC】深入浅出理解UART协议
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01.11
14:55:18
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放学前的最后几分钟,看懂monitor系统函数【Verilog高级教程】
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01.11
14:50:08
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一把王者的时间,学会generate语句【Verilog高级教程】
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01.11
14:44:19
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玩转UDP用户原语,这篇文章就够了【Verilog高级教程】
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01.11
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位宽计算的系统函数$clog2,这些是你需要知道的【Verilog高级教程】
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14:33:44
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灭霸打个响指的功夫,看懂Verilog多维数组【Verilog高级教程】
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01.11
14:27:28
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【数字IC手撕代码】Verilog奇偶校验|题目|原理|设计|仿真
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【数字IC手撕代码】Verilog同步FIFO|题目|原理|设计|仿真
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【数字IC手撕代码】Verilog单bit跨时钟域快到慢,慢到快,(打两拍,边沿同步,脉冲同步)|题目|原理|设计|仿真
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【数字IC手撕代码】Verilog 2^N的格雷码二进制转换|题目|原理|设计|仿真
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【数字IC手撕代码】Verilog全加器半加器|题目|原理|设计|仿真
【数字IC手撕代码】Verilog全加器半加器|题目|原理|设计|仿真
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(下)【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|
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2023-01-11
(上)【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|
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2023-01-11
[静态时序分析简明教程(八)]虚假路径
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2023-01-11
静态时序分析简明教程(七)]端口延迟
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2023-01-11
静态时序分析简明教程(六)]时钟组与其他时钟特性
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2023-01-11
静态时序分析简明教程(五)]生成时钟的sdc约束方法
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2023-01-11
静态时序分析简明教程(四)]时钟常规约束
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2023-01-11
【数字设计】芯动科技|芯原科技_2023届_笔试面试题目分享
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2023-01-11
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2023-01-11
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2023-01-11
【数字设计】哲库科技_2023届_笔试面试题目分享
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2023-01-11
[静态时序分析简明教程(三)]备战秋招,如何看懂一个陌生的timing report
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[静态时序分析简明教程(二)] 基础知识:建立时间、保持时间、违例修复及时序分析路径
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2023-01-11
[静态时序分析简明教程(一)] 绪论
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2023-01-11
【数字IC手撕代码】Verilog轮询仲裁器|题目|原理|设计|仿真
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2023-01-11
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2023-01-11
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2023-01-11
【AXI】解读AXI协议的低功耗设计
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【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
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